"Полаарфір Соц", "Архітектура приносить детерміністичну асиметричну багатопроцесуючу здатність до Linux платформ у багатоядерному когерентному кластері CPU", згідно з фірмою, яка працювала з фахівцем RISC-V SIFIVE для створення пристроїв.
Операція в режимі реального часу включена для критичного, критичного, системного управління та довіреного середовища виконання.
Це досягається шляхом вимкнення предикторів галузевих процесорів, перетворюючи кеш-пам'ять 1, щоб тісно інтегровану пам'ять, забезпечуючи всі сердечники, які узгоджуються з підсистемою пам'яті та обмінюються когерентною пам'яттю для передачі повідомлень.
Чотири ядер виконують набір інструкцій RV64GC. Для моніторингу тих, що існує п'ятий 64bit RISC-V, на цей раз, який виконує набір інструкцій RV64IMAC. Всі п'ять можуть працювати когерно.
З існуючого Polarfire FPGAS, версії RISC-V успадковують функції безпеки, у тому числі: DPA-стійке програмування бітового потоку, анти-tamper, криптографічна ланцюгова ланцюга постачання, фізично неконтрольна функція, справжній генератор випадкових чисел та сторона Канальний стійкий крипто-співпроцесор.
Крім того, згідно з мікрочип, процесори матимуть безпечну завантаження (128kbyte завантажувальний спалах), захист фізичної пам'яті та, на всіх спогадах: одноразово корекція помилок та подвійне виявлення помилок. Фірма також претендує на привид і імунітет розплаву.
До наявних мікросхем, антірно-регенераційне програмне забезпечення з відкритим кодом з питань налагодження з відкритим кодом, а також використовуване програмне забезпечення, а мікрочіп створило "Hifive Unleashed Board", щоб запустити поруч з "Unleashed Development Development" - Microchip отримав дві дошки разом: MPFS-Dev-Kit.
Для існуючого Polarfire FPGAS Microchip має "Mi-V" 32bit RISC-V Soft Cores, які виконують набір інструкцій RV32i (ціле число), деякі з "M" (MiltiPly / Divide), "A" (атомна інструкція) або "F" (одноточні плаваючі) розширення.
Мікрочіп, представлений на семінарі "Початок роботи з RISC-V" у Лондоні минулого тижня.