Kalt "Polarfire Soc", "Arkitekturen bringer sanntidsbestemmende asymmetrisk multiprosesseringsevne til Linux-plattformer i en multi-core-kulerent CPU-klynge", ifølge firmaet, som fungerte med RISC-V-spesialist Sifive for å lage enhetene.
Realtidsoperasjon er inkludert for sikkerhetskritisk, systemkontroll og pålitelige utførelsesmiljøer.
Det oppnås ved å slå av CPU-avdelingen, konvertere nivå 1-cache til tett integrert minne, slik at alle kjerner er sammenhengende for minnespesystemet og deler et sammenhengende minne for melding som passerer.
De fire kjernene utfører RV64GC instruksjonssettet. For å overvåke disse, er det en femte 64bit Risc-V, denne gangen utfører RV64IMAC-instruksjonssettet. Alle fem kan operere sammenhengende.
Fra eksisterende polarfire fpgas er Risc-V-versjoner arvende sikkerhetsfunksjoner, inkludert: DPA-resistent bit-stream-programmering, anti-tamper, en kryptografisk bundet forsyningskjedeforsikring, en fysisk un-klonbar funksjon, en ekte tilfeldig tallgenerator og en side- Kanalbestandig krypto-coprocessor.
I tillegg i henhold til Microchip vil prosessorene ha sikker oppstart (128kbyte Boot Flash), fysisk minnebeskyttelse og på alle minner: Enkelt-bit feilkorreksjon og dobbeltbit feil deteksjon. Firmaet hevder også spekter og smelting immunitet.
Før sjetongene er tilgjengelige, kan Antmicros Renode Open-Source Build-Debug-Test Framework-programvare brukes, og Microchip har skapt "HiFive Unleashed Expansion Board" for å kjøre sammen med HiFive's 'Unleashed Development Board' - Microchip har kalt de to brettene sammen: MPFS-Dev-Kit.
For eksisterende Polarfire FPGAer har Microchip MI-V '32bit Risc-V-myke kjerner som utfører RV32i (heltall) instruksjonssett, noen med' M '(Miltiply / Divide),' A '(Atomic Incruction) eller' F ' (Single-Precision Floating Point) utvidelser.
Microchip presentert på "Komme i gang med Risc-V" seminar i London i forrige uke.