Die "POLARFIRE SOC", die "Architektur", bringt Echtzeit-deterministische asymmetrische Multiprozesseling-Fähigkeit, Linux-Plattformen in einem kohärenten CPU-Cluster mit mehreren Kern ", gemäß der Firma, die mit RISC-V-Fach-SPEZIMIERT, um die Geräte zu erstellen.
Echtzeitbetrieb ist für sicherheitskritische, Systemsteuerung und vertrauenswürdige Ausführungsumgebungen enthalten.
Es wird erreicht, indem die CPU-Zweigprädiktoren deaktiviert werden, die Konvertierung von Pegel 1-Cache in einen dicht integrierten Speicher umgewandelt werden, um sicherzustellen, dass alle Kerne dem Speichersubsystem kohärent sind und einen kohärenten Speicher für die Nachricht teilen.
Die vier Kerne führen den RV64GC-Anweisungssatz aus. Um diese zu überwachen, gibt es ein fünftes 64-Bit RISC-V, diesmal den RV64IMAC-Anweisungssatz ausführt. Alle fünf können kohärent arbeiten.
Von bestehenden Polarfire FPGAS erben RISC-V-Versionen Sicherheitsfunktionen, einschließlich: dpa-resistenter Bit-Stream-Programmierung, Anti-Tamper, eine kryptographische gebundene Versorgungskette, eine physikalisch nicht klonierbare Funktion, einen echten Zufallszahlengenerator und eine Seite Kanalresistenter Crypto-Coprozessor.
Zusätzlich zufolge haben die Prozessoren einen sicheren Kofferraum (128kbyte Boot-Flash), physischen Speicherschutz und auf allen Speicher: Ein-Bit-Fehlerkorrektur und doppelbissen Fehlererkennung. Die Firma behauptet auch Specter- und Meltdown-Immunität.
Vor den verfügbaren Chips kann die Renode-Open-Source-Debug-Test-Framework-Framework-Framework-Framework-Framework von Antmicro verwendet werden, und Microchip hat 'HIFIVE UNLEASHED-Erweiterungsvorstand' geschaffen, um neben HIFIVE'S 'FELEASHED Development Board "zu laufen - Microchip hat die beiden Boards zusammengeweist: MPFS-Dev-Kit.
Für bestehende Polarfire FPGAs verfügt Microchip über 'MI-V' 32bit RISC-V-Softkerne, die den RV32I-Anweisungsset ausführen, einige mit 'm' (Miltiply / Divide), 'A' (Atomic-Anweisungen) oder 'F' (einpräzise Gleitkomma) Erweiterungen.
Microchip präsentierte sich letzte Woche beim 'Erste Schritte mit RISC-V' in London in London.