Наречен "polarfire soc", "архитектурата носи детерминистички асиметрична мултипроцесивна способност за платформи на Linux во мулти-корен кохерентен процесорска кластер", според фирмата, која работел со RISC-V специјалист евидентен за да се создадат уреди.
Операцијата во реално време е вклучена за критична безбедност, контрола на системот и доверливи средини за извршување.
Таа се постигнува со исклучување на индивидуаторите на процесорот, конвертирање на кешот на ниво 1 на тесно интегрирана меморија, обезбедувајќи ги сите јадрата се кохерентни со потсистемот на меморијата и споделување на кохерентна меморија за поминување на пораката.
Четирите јадра ги извршуваат упатството RV64GC. За да ги следите оние, има петти 64bit RISC-V, овојпат извршување на RV6IMAC инструкцијата. Сите пет можат да работат кохерентно.
Од постоечките Polarfire FPGAs, RISC-V верзии ги наследуваат безбедносните функции, вклучувајќи го и програмирањето на бит-поток на ДПА, анти-тампер, криптографски врзан синџир на синџирот на снабдување, физички не-клонибилна функција, вистински случаен број генератор и странична Канал отпорен крипто-копроцесор.
Покрај тоа, според микрочипот, процесорите ќе имаат безбедна подигање (128kbyte Boot Flash), физичка меморија заштита и, на сите спомени: едно бит корекција на грешки и двострана грешка за грешка. Фирмата, исто така, тврдејќи дека имунитет за отстранување.
Пред да се достигнат чиповите, може да се користи Renade Read-Debond-Debond-Debond-Debode-Debodation-Debud-Debud-Debud-Debode и Microchip 'Hifive Unleashed Expansion' за да се кандидира заедно со "Unleashed Board Board" - Microchip ги нарече двете одбори заедно: Mpfs-dev-kit.
За постоечки Polarfire FPGAs, Microchip има "Mi-V" 32bit RISC-V SOFT CORES што го извршуваат RV32i (цел број), некои со "M '(Miltiply / Delide)," A "(атомска инструкција) или' F ' (Единствени прецизни пловечки точки).
Минатата недела минатата недела беше презентиран микрочип со семинарот "Започнување со RISC-V" во Лондон.