Chiamato 'Polarfire Soc', la "Architettura porta la capacità multiprocessante asimmetrica deterministica in tempo reale a piattaforme Linux in un cluster CPU coerente multi-core", secondo l'azienda, che ha funzionato con SIFIVE specialista RISC-V per creare i dispositivi.
L'operazione in tempo reale è inclusa per la sicurezza-critica, il controllo del sistema e gli ambienti di esecuzione attendibili.
Si ottiene spegnendo i predittori della filiale della CPU, convertendo la cache di livello 1 nella memoria completamente integrata, assicurando che tutti i core siano coerenti al sottosistema di memoria e condividere una memoria coerente per il passaggio del messaggio.
I quattro core eseguono il set di istruzioni RV64GC. Per monitorare quelli, c'è una quinta 64 bit RISC-V, questa volta eseguendo il set di istruzioni RV64IMAC. Tutti e cinque possono operare coerentemente.
Da Polarfire FPGAS esistenti, le versioni RISC-V stanno ereditando le funzioni di sicurezza, tra cui: programmazione di bit-stream resistenti alla DPA, anti-tamper, una garanzia della catena di rifornimento collegata crittografica, una funzione fisicamente non clonabile, un vero generatore di numeri casuali e un lato Crypto-CoproCessoressor resistente al canale.
Inoltre, in base al microchip i processori avranno un avvio sicuro (Flash boot 128kbyte), protezione della memoria fisica e, su tutte le memorie: correzione dell'errore a singolo bit e rilevamento degli errori a doppio bit. L'azienda sostiene anche l'immunità di spettro e di fusione.
Prima di essere disponibile i chips, è possibile utilizzare il software del framework di debug di build-debug di antmicro, il software di debug-test-debug-debug-sobug-sobug di antmicro è possibile creare "HiFiving Unleashed Board di espansione" da eseguire a fianco della "scheda di sviluppo scatenata" di HIFIVE - microchip ha soprannominato le due schede: Mpfs-dev-kit.
Per i FPGAS Polarfire esistenti, il microchip ha nucleo morbido di "MI-V" a 32 bit RISC-V che eseguono il set di istruzioni RV32i (Integer), alcuni con 'M' (miltiply / divide), 'a' (istruzione atomica) o 'f' (Punto flottante singola precisione) Estensioni.
Microchip presentato al 'iniziare con il seminario RISC-V' a Londra la scorsa settimana.