Под названием «Polarfire SoC», «Архитектура приносит детерминированную асимметричную многопроцессорную способность в реальном времени на платформы Linux в многоядерном когерентном кластере CPU», в соответствии с фирмой, которая работала с специалистом RISC-V Sifive для создания устройств.
Операция в реальном времени входит в комплект по безопасности, контролируют системные и доверенные среды выполнения.
Он достигается путем отключения предикторов ветвей ЦП, преобразования кэша уровня 1 на плотно интегрированную память, обеспечивая последовательную последовательную подсистему памяти, и совместное использование последовательной памяти для передачи сообщения.
Четыре ядра выполняют набор инструкций RV64GC. Чтобы контролировать их, есть пятый 64-битный RISC-V, на этот раз выполняется набор инструкций RV64IMAC. Все пять могут действовать когерентно.
Из существующих PLARFIRE FPGAS версии RISC-V наследуют функции безопасности, включающие в себя: устойчивые к DPA, устойчивое к программированию битового потока, анти-подталкивающие, криптографическую цепочку цепочки поставок, физически не клананую функцию, истинный генератор случайных чисел и боковой Каналстойкий крипто-копроцессор.
Кроме того, в соответствии с Microchip, процессоры будут иметь безопасную загрузку (128KBYTE загрузочная вспышка), защита физической памяти и на всех воспоминаниях: однобисная коррекция ошибок и двойное обнаружение ошибок. Фирма также утверждает, что призрачный и расплавленный иммунитет.
Доступно до наличия чипов, может быть использован программное обеспечение Antmicro's Renode Spense-Source-Debug-Test Mallows, и Microchip создала «Shifive Unleashed Repsanting Board», чтобы запустить вместе с «Советом по разработке Developments» - Microchip сменила 2 MPFS-Dev-kit.
Для существующих PPGAS Microchip Microchip имеет «Mi-V» 32BIT RISC-V мягких ядер, которые выполняют набор инструкций RV32I (Integer), некоторые с «M» (Miltiply / Divide), «A» (атомная инструкция) или «F» (одноточная плавающая точка) Расширения.
Микрочип, представленный на «Начало работы с семинаром RISC-V в Лондоне на прошлой неделе.