Chamado 'Polarfire SoC', a arquitetura traz capacidade de multiprocessamento assimétrico determinista em tempo real para plataformas Linux em um cluster de CPU coerente multi-core ", de acordo com a empresa, que funcionou com especialista em RISC-V Sifive para criar os dispositivos.
A operação em tempo real é incluída para ambientes de segurança crítica, de segurança e de execução confiável.
É conseguido desligando os preditores da ramificação da CPU, convertendo o cache de nível 1 para a memória firmemente integrada, garantindo que todos os núcleos sejam coerentes para o subsistema de memória e compartilhando uma memória coerente para a passagem da mensagem.
Os quatro núcleos executam o conjunto de instruções RV64GC. Para monitorar aqueles, há um quinto 64bit risc-v, desta vez executando o conjunto de instruções RV64imac. Todos os cinco podem operar coerentemente.
De versões Polarfire existentes, versões RISC-V estão herdando funções de segurança, incluindo: programação de fluxo de bits resistente ao DPA, anti-adulteração, uma garantia de cadeia de suprimentos criptográficos, uma função fisicamente un-clonable, um verdadeiro gerador de números aleatórios e um Crypto-coprocessador de canal resistente ao canal.
Além disso, de acordo com microchip, os processadores terão boot seguro (flash de inicialização de 128kbyte), proteção de memória física e, em todas as memórias: correção de erros de bits único e detecção de erro de bits duplo. A empresa também está reivindicando imunidade de espectro e colapso.
Antes dos chips disponíveis, o software de enquadramento de teste de código aberto da antmicro é utilizado e o microchip criou a "placa de expansão desencadeada de hifiva" para correr junto à "placa de desenvolvimento desencadeada" do Hifive - Microchip eliminou as duas placas juntas: MPFS-Dev-Kit.
Para os fpgas polarfire existentes, o Microchip tem núcleos suaves 'mi-v' 32bit risc-v que executa o conjunto de instruções RV32i (inteiro), alguns com 'm' (miltiply / divide), 'a' (instrução atômica) ou 'f' (ponto flutuante de precisão única) extensões.
Microchip apresentado no "Introdução ao Seminário RISC-V" em Londres na semana passada.