Llamado 'Polarfire SOC', la "arquitectura trae una capacidad de multiprocesamiento asimétrica determinista en tiempo real a las plataformas Linux en un clúster de CPU coherente multi-núcleo", según la firma, que trabajó con el especialista en Risc-V SIFIVE para crear los dispositivos.
La operación en tiempo real se incluye para el control de la seguridad, el control del sistema y los entornos de ejecución de confianza.
Se logra apagando los predictores de la rama de CPU, convertir el caché de nivel 1 a la memoria estrechamente integrada, lo que garantiza que todos los núcleos sean coherentes al subsistema de memoria y compartiendo una memoria coherente para el paso del mensaje.
Los cuatro núcleos ejecutan el conjunto de instrucciones RV64GC. Para monitorearlos, hay un quinto 64bit RISC-V, esta vez ejecutando el conjunto de instrucciones RV64IMAC. Los cinco pueden operar de forma coherente.
Desde las versiones de FPGAs Polarfire existentes, las versiones RISC-V están heredando las funciones de seguridad que incluyen: programación de flujo de bits resistente a DPA, anti-TAMPER, una garantía de la cadena de suministro de suministro de unión criptográfica, una función físicamente no clonable, un verdadero generador de números aleatorios y un lado. Crypto-Coprocessor resistente a los canales.
Además, según Microchip, los procesadores tendrán una bota segura (flash de arranque de 128kbyte), protección de memoria física y, en todas las memorias: corrección de errores de un solo bit y detección de errores de doble bit. La firma también está reclamando el espectro y la inmunidad de fusión.
Antes de que estén disponibles los chips, se puede usar el software de marco de la prueba de prueba de construcción de código abierto Renode, de Antigreno. MPFS-dev-kit.
Para los FPGAs Polarfire existentes, MICROCHIP tiene núcleos blandos RISC-V 'MI-V' 32bit que ejecutan el conjunto de instrucciones RV32I (entero), algunos con 'M' (Miltiply / Divide), 'A' (instrucciones atómicas) o 'f' Extensiones (punto flotante de una sola precisión).
Microchip presentada en el seminario 'Comenzar con RISC-V' en Londres la semana pasada.